SM4算法的FPGA优化实现方法

doi:10.19665/j.issn1001-2400.2021.03.020

西安电子科技大学学报 ›› 2021, Vol. 48 ›› Issue (3): 155-162.doi: 10.19665/j.issn1001-2400.2021.03.020

SM4算法的FPGA优化实现方法

何诗洋^1,²(),李晖^1,²(),李凤华^1,^2,³()

1.西安电子科技大学大数据安全教育部工程研究中心,陕西西安 710071
2.西安电子科技大学网络与信息安全学院,陕西西安 710126
3.中国科学院信息工程研究所,北京 100093

收稿日期:2021-02-02 出版日期:2021-06-20 发布日期:2021-07-05
通讯作者: 李晖
作者简介:何诗洋(1991—),男,西安电子科技大学博士研究生,E-mail:syhe@xidian.edu.cn|李凤华(1966—),男,教授,E-mail:lfh@iie.ac.cn
基金资助:
国家重点研发计划(2017YFB0802700);陕西省重点研发计划(2019ZDLGY12-09);移动互联网安全陕西省创新团队(2018TD-007)

Optimization and implementation of the SM4 on FPGA

HE Shiyang^1,²(),LI Hui^1,²(),LI Fenghua^1,^2,³()

1. Engineering Research Center of Big Data Security Ministry of Education,Xidian University,Xi’an 710071,China
2. School of Cyber Engineering,Xidian University,Xi’an 710126,China
3. Institute of Information Engineering,Chinese Academy of Sciences,Beijing 10093,China

Received:2021-02-02 Online:2021-06-20 Published:2021-07-05
Contact: Hui LI

摘要/Abstract

摘要：

数据加密是保证信息安全的重要手段之一。SM4算法具有安全性强、效率高和易于硬件实现等优势,被广泛应用于数据加密领域,而利用硬件特性高效/高速实现SM4算法成为当前研究的热点。针对SM4算法提出的4套硬件架构,并在XILINX KINTEX-7 FPGA上实现。循环型架构面向资源节约优化,消耗193个SLICE,吞吐量为1.27 Gb/s;流水线型架构基于LUT、BRAM、BRAM+REGISTER方法实现,根据不同应用场景,3种方案能够在查找表、寄存器和块内存等资源消耗方面进行权衡和优化,吞吐量最高可达42.10 Gb/s。

关键词: 国密SM4算法, 现场可编程门阵列, 架构优化, 硬件实现

Abstract:

Data encryption is one of the important means to ensure information security.In data encryption,the SM4 algorithm is widely used by considering its advantages of strong security,high efficiency,and easy hardware implementation.Current researchesfocus on hardware-feature based implementation to improve the cost and performanceof the SM4 algorithm.Four sets of hardware architecture are proposed for the SM4 algorithm and implemented on XILINX KINTEX-7 FPGA.The circular architecture is optimized for resource saving,which consumes 193 SLICE,and has a throughput of 1.27 Gb/s;the pipeline architecture is based on the LUT,BRAM,BRAM+REGISTER method implementation.According to different application scenarios,three solutions can be optimized in terms of resource consumption such as lookup tables,registers,and block memory,with the throughput reaching 42.10 Gb/s.

Key words: SM4, field programmable gate array, architecture optimization, hardware implementation

中图分类号:

TP309.7

何诗洋,李晖,李凤华. SM4算法的FPGA优化实现方法[J]. 西安电子科技大学学报, 2021, 48(3): 155-162.

HE Shiyang,LI Hui,LI Fenghua. Optimization and implementation of the SM4 on FPGA[J]. Journal of Xidian University, 2021, 48(3): 155-162.

图/表 11

表1

符号说明"

符号	说明
$Z 2 e$	表示比特e的向量集,Z $232$ 中的元素称为字,Z $28$ 中的元素称为字节
Sbox(·)	表示8输入8输出的S盒,用于非线性置换
⊕	表示32 bit的异或运算
<<<i	表示32 bit的循环左移计算
M_K	表示加密密钥,长度为128 bit
$r k i$ (i=0,…,31)	表示轮密钥,长度为32 bit
$c k i$ (i=0,…,31)	表示系统参数,长度为32 bit

表1

图1

图2

图3

图4

图5

图6

图7

表2

表3

表4

参考文献 10

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硬件架构	查找表个数	融发器个数	逻辑单元个数	存储器个数	运行频率/MHz	吞吐量/(Gb·s^-1)
循环型	697	268	193	0	333	1.27
LUT流水线型	7 466	5 158	2 296	0	250	30.52
BRAM流水线型	2 261	4 945	1 353	33	227	27.74
BRAM+REGISTER流水线型	3 213	7 736	1 580	33	333	42.10

方案	资源消耗	运行频率/MHz	吞吐量/(Gb·s^-1)	硬件设备
文献[6]	1 552 ALM	139	0.54	StraitxII
文献[7]	380 SLICE	185	0.74	Virtex-4
文献[9]	687 LUT 448 FF	210	0.82	StraitxIV
文中方案	697 LUT 268 FF	333	1.27	Kintex-7

方案	资源消耗	运行频率/MHz	吞吐量/(Gb·s^-1)	硬件设备
文献[6]	8 373 ALM	162	20.74	StraitxII
文献[7]	9 500 SLICE	190	24.32	Virtex-4
文献[9]	7 667 LUT 5 438 FF	212	27.15	StraitxIV
LUT流水线型	7 466 LUT 5 158 FF	250	30.52	Kintex-7
BRAM流水线型	2 261 LUT 4 945 FF 33 BRAM	227	27.74	Kintex-7
BRAM+REGISTER流水线型	3 213 LUT 7736 FF,33 BRAM	344	42.10	Kintex-7

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SM4算法的FPGA优化实现方法

Optimization and implementation of the SM4 on FPGA

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