采用FDDs实现FPRM电路延时和面积优化

doi:10.3969/j.issn.1001-2400.2013.01.024

J4 ›› 2013, Vol. 40 ›› Issue (1): 135-140.doi: 10.3969/j.issn.1001-2400.2013.01.024

采用FDDs实现FPRM电路延时和面积优化

汪鹏君^1,2;王振海¹

(1. 宁波大学电路与系统研究所，浙江宁波 315211；
2. 复旦大学专用集成电路与系统国家重点实验室，上海 201203)

收稿日期:2011-09-01 出版日期:2013-02-20 发布日期:2013-03-28
作者简介:汪鹏君(1966-)，男，教授，博士，E-mail: wangpengjun@nbu.edu.cn．
基金资助:
国家自然科学基金资助项目(61076032); 浙江省自然科学基金资助项目(Y1101078); 浙江省重点科技创新团队资助项目(2011R09021-04);国家重点实验室基金资助项目(10KF012); 宁波市自然科学基金资助项目(2011A610104)

Delay and area optimization for FPRM circuits by FDDs

WANG Pengjun^1,2;WANG Zhenhai¹

(1. Institute of Circuits and Systems, Ningbo University, Ningbo 315211， China;
2. State Key Laboratory of ASIC ＆ System, Fudan University, Shanghai 201203， China)

Received:2011-09-01 Online:2013-02-20 Published:2013-03-28

摘要/Abstract

摘要：

Functional Decision Diagrams(FDDs)是Reed-Muller(RM)展开式的一种图形表达方式，其变量顺序和RM展开式极性共同决定对应电路的延时和面积．通过对FDDs和固定极性RM(FPRM)展开式的研究，提出采用FDDs的FPRM电路延时和面积优化算法．首先根据固定极性特点，利用FDDs建立FPRM电路延时估计模型;然后结合延时估计模型、列表技术和FDDs变量顺序搜索策略，按电路延时和面积对中小规模和大规模电路进行最佳极性和变量顺序搜索; 最后对PLA格式的MCNC Benchmark电路进行测试，结果表明该算法对延时和面积的优化效果显著．

关键词: 电路, 综合, FPRM, FDDs, 延时和面积优化

Abstract:

Functional Decision Diagrams (FDDs) are a graphical expression for Reed-Muller (RM) expansion, and its variable order and polarity jointly influence the delay and area of the corresponding circuit. By studying FDDs and fixed polarity RM (FPRM) expansion, a delay and area optimization algorithm is presented. Firstly, a delay evaluation model is set up by FDDs. Then by combining the tabular technique and the search strategy of variable order, the optimal polarity and variable order are searched for both medium-scale and large-scale circuits according to the delay and area. Finally, the algorithm is tested with MCNC Benchmarks. The results show that the proposed algorithm is very effective for delay and area optimization.

Key words: circuits, synthesis, fixed polarity reed-muller, functional decision diagrams, delay and area optimization

中图分类号:

TP391.7

汪鹏君;王振海. 采用FDDs实现FPRM电路延时和面积优化[J]. J4, 2013, 40(1): 135-140.

WANG Pengjun;WANG Zhenhai. Delay and area optimization for FPRM circuits by FDDs[J]. J4, 2013, 40(1): 135-140.

参考文献

［1］ Liu Y, Shelar R S, Hu J. Simultaneous Technology Mapping and Placement for Delay Minimization［J］. IEEE Trans on Computer-Aided Design of Integrated Circuits and Systems, 2011, 30(3): 416-426.
［2］ Jassani B A A, Urquhart N, Almaini A E A. Manipulation and Optimisation Techniques for Boolean Logic［J］. IET Computers and Digital Techniques, 2010, 4(3): 227-239.
［3］ Rahaman H, Das D K, Bhattacharya B B. Testable Design of AND-EXOR Logic Networks with Universal Test Sets［J］. Computers and Electrical Engineering, 2009, 35(5): 644-658.
［4］ Chaudhury S, Chattopadhyay S. Fixed Polarity Reed-muller Network Synthesis and Its Application in AND-OR/XOR-based Circuit Realization with Area-power Trade-off［J］. IETE Journal of Research, 2008, 54(5): 353-363.
［5］ Shahana T K, James R K, Jacob K P, et al. Automated Synthesis of Delay-reduced Reed-muller Universal Logic Module Networks［C］//Proc of 23rd NORCHIP Conference. Oulu: IEEE, 2005: 1-4.
［6］陆金刚, 汪鹏君. 基于遗传算法的DFRM极性转换［J］. 电路与系统学报, 2009, 14(1): 54-58.
Lu Jingang, Wang Pengjun. DFRM Polarity Conversion Based on Genetic Algorithm［J］. Journal of Circuits and Systems, 2009, 14(1): 54-58.
［7］李辉, 汪鹏君. 基于动态逻辑的MPRM电路低功耗优化技术［J］. 电路与系统学报, 2010, 15(5): 99-105.
Li Hui, Wang Pengjun. Low Power Optimization for MPRM Circuits Based on Dynamic Logic［J］. Journal of Circuits and Systems, 2010, 15(5): 99-105.
［8］ Wang L, Almaini A E A. Exact Minimisation of Large Multiple Output FPRM Functions［J］. IEE Proc: Computers and Digital Techniques, 2002, 149(5): 203-212.
［9］ Drechsler R, Becker B, Gckel N. A Genetic Algorithm for RKRO Minimization［J］. Expert Systems with Applications, 1997, 12(1): 127-139.
［10］ Cortadella J. Timing-driven Logic Bi-decomposition［J］. IEEE Trans on Computer-Aided Design of Integrated Circuits and Systems, 2003, 22(6): 675-685.
［11］ Rudell R. Dynamic Variable Ordering for Ordered Binary Decision Diagrams［C］//Proc of International Conference on Computer-Aided Design. Santa Clara: IEEE, 1993: 42-47.
［12］王巍, 李文宬, 兰中文, 等. 采用遗传算法的双频Wilkinson功分器的优化设计［J］. 西安电子科技大学学报, 2010, 37(2): 353-358.
Wang Wei, Li Wencheng, Lan Zhongwen, et al. Optimal Design of Dual-frequency Wilkinson Power Divider with the Genetic Algorithm［J］. Journal of Xidian University, 2010, 37(2): 353-358.

[1]	蔡固顺, 刘锦辉, 张馨丹, 黄钊, 王泉. 基于PINN的非线性电路直流工作点求解方法[J]. 西安电子科技大学学报, 2024, 51(6): 91-103.
[2]	谢晗宇, 吴边, 杨毅民, 赵雨桐, 程英鑫, 陈建忠, 苏涛. 高阶S₂₁拟合策略在耦合矩阵提取方法中的运用[J]. 西安电子科技大学学报, 2024, 51(4): 15-28.
[3]	国强,刘从业,王亚妮,王勇,CHERNOGOR Leonid. 改进算术优化算法用于稀布平面阵列综合[J]. 西安电子科技大学学报, 2023, 50(3): 202-212.
[4]	郝东宁,张为. 一种砷化镓工艺的双向真时延芯片设计[J]. 西安电子科技大学学报, 2023, 50(1): 102-108.
[5]	吴长坤,张为,郝亚喆. 高吞吐率JPEG2000编码器VLSI设计[J]. 西安电子科技大学学报, 2022, 49(4): 176-183.
[6]	金洲,刘毅,裴浩杰,冯田,段懿洳,周振亚. PETA-Gmin:求解非线性电路的动态延拓算法[J]. 西安电子科技大学学报, 2022, 49(4): 184-192.
[7]	国强,李佳莹,王亚妮. 改进郊狼算法用于直线阵列零陷综合[J]. 西安电子科技大学学报, 2021, 48(6): 172-178.
[8]	崔志同,魏兵,吴伟,孙蓓云. 同轴电缆感性脉冲电流注入试验仿真方法[J]. 西安电子科技大学学报, 2021, 48(4): 42-49.
[9]	刘宏,徐乐,田彤. 用于X射线探测的多通道电荷读出芯片[J]. 西安电子科技大学学报, 2021, 48(4): 97-102.
[10]	陶李,田彤. 一种Si CMOS的Ka波段毫米波功率放大器[J]. 西安电子科技大学学报, 2021, 48(2): 190-196.
[11]	张璐,慕德俊,胡伟,邰瑜. 能量隐通道安全高层综合设计方法[J]. 西安电子科技大学学报, 2020, 47(4): 64-69.
[12]	戈勤,徐波,陶洪琪,王维波,马晓华,郭方金,刘宇. W波段3.4 W/mm GaN功率放大器MMIC[J]. 西安电子科技大学学报, 2020, 47(1): 24-29.
[13]	王德奎. 一种利用资源协商的FPGA布局方法[J]. 西安电子科技大学学报, 2019, 46(6): 17-22.
[14]	张锦涛,雷杰,吴凌云,黄碧莹,李云松. 一种改进的高光谱端元提取算法及其FPGA实现[J]. 西安电子科技大学学报, 2019, 46(4): 22-27.
[15]	贾鼎成,王磊磊,高薇. 三维集成电路中内存的经时击穿分析与检测[J]. 西安电子科技大学学报, 2019, 46(4): 182-189.

采用FDDs实现FPRM电路延时和面积优化

Delay and area optimization for FPRM circuits by FDDs

PDF (PC)

赞

可视化

被引次数

摘要/Abstract

引用本文

使用本文

参考文献

相关文章 15

Metrics

本文评价

推荐阅读 0